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verilog hdl中top模块调用子模块的问题

2024-11-14 08:15:47

推荐回答（3个）

回答1：

这个就例化过程：

你可以在top层，wire temp
z1 u1（.c（temp）
）；

z2 u2（.d（temp）
）；
d为z2的输入端口，请问你明白了吗

回答2：

//Z2模块
module Z2(input a2,..., output b);
......
Z1 q1(input a1,..., output c);
assign a2=c;
............
endmodule

//Z1模块
module Z1(input a1,..., output c);
.....
endmodule

回答3：

同样遇到这个问题了，你解决了吗？怎么做的呀

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