在VHDL里面，进程语句是并行的，对不同的进程中同一信号赋值会出现multiple错误，如果你程序里面有用到时钟的话，可以利用时序的时差来对这信号赋值，比如说在上升沿对这一进程中信号赋值，在下降沿对另一进程中信号赋值，，或者你把这个信号一分为二，在两进程中用不同的信号或变量来表示！
可以用shared语句
比如：aaa信号，一维数组。
在那两个进程外边定义成：
shared signal aaa : STD_LOGIC_VECTOR (3 downto 0);
你试试哈~ ~不行再给我看看。
目前我还没有发现有什么办法，VHDL可综合语言不允许对同一信号有多个激励源。不过有的可以根据实际情况间接赋值，可以将你的情况描述一下大家看看能不能出点主意。
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