关于verilog里面begin end块的问题

2025-03-23 04:45:01
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回答1:

你代码是“顺序语句”和“阻塞语句”混用啊。呵呵,这个得看你综合得到的电路是时序电路还是组合电路。建议你可以看看这个:http://zhidao.baidu.com/link?url=n3bty9Ij9PEcTaALy8d4z6Sf8XlgBkdwMMPeYrnIhmCipqISiVCU-7gZIzbVhxz8RVRWyOBICG-xkle3G3QfLh7p7jkIq2mu0gNzkQqVYb3