在 verilog hdl 语言中 <=表示什么??比如q<=4✀h0怎么解释

2024-11-28 04:31:25
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回答1:

这就表示q在下一个时钟沿会变成0,4代表4bit位宽,h代表16进制,具体是上升沿还是下降沿就看你自己控制了,一般是上升沿,<=就表示非阻塞赋值,如果使用=那代表阻塞赋值,使用阻塞方式对一个变量进行赋值时,此变量的值在在赋值语句执行完后就立即改变。
使用非阻塞赋值方式进行赋值时,各个赋值语句同步执行;因此,通常在一个时钟沿对临时变量进行赋值,而在另一个时钟沿对其进行采样。