抽样判决？？多数判决么？不太懂，如果多数判决可以，
simple :std_logic_vector(3 downto 0);
din :std_logic;
dout :std_logic;
process(CLK) --时钟高电平采样，连续三个
begin
if rising_edge(CLK) then
simple(3 downto 1) <= simple(2 downto 0);
simple(0) <= din;
end if;
end process;
dout <= (simple(0) and simple(1)) or (simple(0) and simple(2)) or (simple(1) and simple(2));
你也用FPGA实现同步的功能啊，那个同步你怎么理解的
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