FPGA Verilog hdl代码实现不了想要的数字电子钟的功能,求大神帮忙看看哪里错误了!

2024-12-05 15:43:30
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回答1:

分频那你肯定时粘贴错了,注释“”段选“”的位置重州清激复了。分频那12000000和10000分别是出一个1HZ和1200HZ的正余时钟,就册袜是每一个24M的时钟上升边沿触发一次计数,每12000000个和10000个对clk1hzj和clk1进行一次翻转,同时计数清零重新计数。