麻烦大神帮忙用verilog hdl语言设计一个9人表决电路

2024-12-05 15:13:01
推荐回答(1个)
回答1:

假设同意为1,反对为0;
九个输入,求和大于5算通过
module (
input [8:0] vote;
output pass;
);
wire [3:0] vote_sum;
assign vote_sum = vote[0]+vote[1]+...+vote[8];
assign pass = (vote_sum >='d5) ? 1'b1:1'b0;
endmodule