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85问答库 > xilinx fpga verilog 有个语句经常看到，为什么增加一个中间寄存器过渡信号，求真相？提前感谢了，谢谢！

xilinx fpga verilog 有个语句经常看到，为什么增加一个中间寄存器过渡信号，求真相？提前感谢了，谢谢！

shang22来了吗？每次打上xilinx，团座就亲自出马了，呵呵！

2024-12-05 19:05:10

推荐回答（3个）

回答1：

二楼正解，一般只有在流水逻辑时，为了满足时序，才会多打几拍。
一楼的意思是说这是要跨时钟域采样数据。其实这种方法很危险，尤其是当数据的原时钟域比采样时钟域频率快的时候，即使打再多拍，一样是采不准。

回答2：

dat_r不是clk时钟域的同步信号，于是在clk时钟域打两拍，充分避免电路的“亚稳态”发生。

回答3：

通常是时序的需要。譬如，输入的数据需要延2拍才能处理等。

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