首页
85问答库
>
verilog 中<= 和 =赋值的区别
verilog 中<= 和 =赋值的区别
2024-11-10 19:09:37
推荐回答（1个）
回答1：
<=是非阻塞赋值，在always块完成后才赋值；
=是阻塞赋值，赋值完成后才进入下一句；
一般时序逻辑用<=，组合逻辑用=。
相关问答
最新问答
治疗膝关节最好的医院,帮帮我啊。来介绍一下关于此题！！此刻的我正等在电脑旁在线等结果~求助？？？
感冒喉咙痛不能吃什么食物
河南省郑州市水利系统都有哪些单位 本人将于今年毕业，为水利水电工程专业的研究生，想再郑州工作。
求一经典小霸王游戏名字
联想e430 i5独立显卡1G和2G有什么区别？
You can (buy) it from the store怎么填 理由
我刚参加完高考，高中学过两年的法语，现在想去法国留学，最好是经济类的专业，请问有什么样的学校啊
石家庄24中和正中分校哪个更好？
求推荐1000~2000元左右的安卓智能手机
仙鼎的txt全集下载地址
