用VHDL程序设计一个8选1数据选择器

LIBRARY IEEE；
USE IEEE.Std_logic_1164.ALL；
ENTITY Mux8 IS
PORT（sel：IN Std_logic_Vector(2 DOWNTO 0)；
In_s：IN Std_logic_Vector(7 DOWNTO 0)；
y：OUT Std_logic)；
END Mux8；
ARCHITECTURE behave OF Mux8 IS
BEGIN
PROCESS(sel，In_s)
BEGIN
CASE sel IS
WHEN "111" => y <= In_s(7)；
WHEN "011" => y <= In_s(6)；
WHEN "101" => y <= In_s(5)；
WHEN "100" => y <= In_s(4)；
WHEN "011" => y <= In_s(3)；
WHEN "010" => y <= In_s(2)；
WHEN "001" => y <= In_s(1)；
WHEN "000" => y <= In_s(0)；
WHEN OTHERS => NULL；
END CASE；
END PROCESS;
END behave；
将上面描述中的全角字符改成半角字符后，就可以通过编译了。

就这个要求？