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Verilog中，如何实现一个module调用另一个module中的reg变量？
Verilog中，如何实现一个module调用另一个module中的reg变量？
2024-11-03 02:32:34
推荐回答（2个）
回答1：
不能调用，只能拉到各自输入输出口再连接。
回答2：
module A ;
reg a;
endmodule
module top;
wire b;
A u_A();
assign b = u_A.a; // 这就是你要的
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