Verilog中一个模块的输出怎么作为另一个模块的输入

2024-11-03 04:26:41
推荐回答(2个)
回答1:

代码都会写还不会例化模块么?在写一个顶层模块,然后例化第一个模块,给上信号,然后把输出信号连到第二个模块上就可以。

回答2:

例化:
shengcheng zhuanhua(
...
.bin(ACOUNT),
...
);