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verilog 如何将一个模块reg变量在例化时赋值到一个顶层模块的reg中?
verilog 如何将一个模块reg变量在例化时赋值到一个顶层模块的reg中?
2024-11-03 04:15:05
推荐回答（2个）
回答1：
在顶层调用模块中的reg变量并哗x，需要在顶败告层定义一个变量y是wire型来传递x变察蔽明量的值，再把y给其他reg，或者直接用y
回答2：
把那个reg变量作为子模块输出到顶层模块去就可以了
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