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verilog编译出错，求指导！
verilog编译出错，求指导！
2024-12-02 16:56:32
推荐回答（2个）
回答1：
错误太多了 乱套了 输入信号不能给他赋值 信号赋值又是wire型 又是reg型 有些变量又没定义 怎一个乱子了得
回答2：
你第二个always语句里面的以一个end 挪到endcase后面就对了
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