indata <= C&B&A 应该是高位到低位，即CBA为001，Y[7:0]输出为11111101；Y出现两个值，由波形图中可看到，逻辑门输出，实际输出Y是有一定的延时的，前面一部分值是前一状态得到的值。正确望采纳，谢谢！
你有没有看到他与另外一个叫的ModelSim软件仿真？ 它的目的是模拟HDL语言
