首页
85问答库
>
在Verilog HDL仿真时间怎么设置呢？
在Verilog HDL仿真时间怎么设置呢？
2024-11-22 11:44:08
推荐回答（2个）
回答1：
在Simulation菜单栏下设置好所显示的仿真时间长度
回答2：
在编辑信号的那个界面点击左上角EDIT选ENDTIME输入你想要的时间
相关问答
最新问答
SJ所有歌曲
脸上长痘痘，还很痒是怎么回事啊?
长春中医药大学的制药工程专业在山东多少分能录啊，顺便说下去年的最高最低分数线好么，谢谢！！！！
赵鸿飞与胡静一起演过什么剧？
中国商人群体中最厉害的是哪一位?
这首日语歌叫什么名字
看了你答的“盗版XP系统如何安装windows media player11‘’的方法。我想问一下，能保证不被微软查出来吗
普通民众如何应对通货膨胀?
隐匿性肾炎可以做什么运动锻炼身体
无纺布袋印刷上了错误的字体，怎么样才能把损失降到最低?
