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用Verilog HDL设计一个完整的分频器模块,实现100Mhz分频为500hz,方式不限。
用Verilog HDL设计一个完整的分频器模块,实现100Mhz分频为500hz,方式不限。
如题,有没大佬帮忙~
2024-11-16 01:24:08
推荐回答(1个)
回答1:
100MHZ就是1亿,分频到500,就是1亿/500=20万,只需要时序计数,逢20万一个周期即可,即10万一次信号翻转
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