好像这个问题与有些书上介绍的“FPGA存在延迟不可预测的缺陷”这一说法有关。我在遇到这类问题的时候，采用不修改描述，而是将所选的器件换成CPLD（比如MAX系列）后，仿真就不会出现上述问题了。但如何在仍然选用FPGA的情况下，通过修改描述来避免这类问题的出现，我并无经验。抱歉！
