Verilog HDL问题

2024-12-05 15:03:53
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回答1:

把任务:
task light(color,tics);
output color;
input[31:0] tics;
begin
repeat(tics) @(posedge clock)
color=off;
end
endtask

改成:
task light;
output color;
input[31:0] tics;
begin
repeat(tics) @(posedge clock)
color=off;
end
endtask
即删除掉light右侧的变量列表就行了,没有了语法上的错误。

不过对于“repeat(tics) @(posedge clock)”这种语句系统是综合不了的,即系统不能把它转换成具体的电路。所以就算没有语法错误,综合时候系统依然会报错,说not support for synthesis。说以你只能按“analyze current page”来分析分析一下有没有语法错误,不能综合。