有关Verilog HDL的问题

2024-12-05 13:03:57
推荐回答(2个)
回答1:

假设你的clk信号周期是1s,那么产生的clk_500Khz信号周期是1000000s

但是它有一个异步清零信号 就是reset 。一旦reset为0,则clk_500khz信号变为0。(程序的第二行)

后几行就是用来产生周期为1000000s信号的。

回答2:

就是做1000000倍的分频